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High Resolution ADC와 Noise

0. Revision History 2019.02.19 초안 작성중 12019.03.05 초안 작성중 22019.03.07 초안 작성완료 1. High Resolution ADC란?​1. 제가 ADC 설계 이론에 매우 높은 resolution으로 가면 kt/C는 그렇게 중요하지 않다는 말을 한적이 있습니다.High resolution의 경계를 잡는것이 사람마다 다른데, 저는 12bit를 그 경계점으로 봅니다. 2. 그 경계에서는 아래와 같은 차이가 있는데, 양자화 noise가 thermal noise보다 작습니다.이는 곧 thermal noise, 1/f noise가 1 LSB보다 큼을 이야기 하죠. 3. 일반적으로 ADC를 논할때 우리나라 사람들은 ENOB를 많이 언급하는데 이는 Low resolut..

SAR ADC 설계: SAR ADC Top Simulation -6

0. Revision History 2021.03.28 초안 작성 2. Design 6: SAR ADC Top Simulation 1. 우선 아래와 같은 형태로 설계하였습니다.State Machine은 8단계입니다. 1MHz Sampling Clock이니 8MHz Clock을 Logic Controller에 사용하였습니다.캡쳐를 잘못하여 실제 쓴 회로는 약간 다릅니다아래는 3bit인데 실제로는 4 bit으로 설계했습니다.좌측 상단은 CDAC, Sample 회로, Comp 이고 우측 하단은 SAR Controller입니다.Digital Signal을 Spectre 상에서 Analog로 만드는 방법도 있지만 전 그냥 dac_8bit_ideal을 사용하였습니다(아래 그림에서는 없음) 2. Binar..

SAR ADC 설계: SAR Controller -6

0. Revision History 2021.03.28 초안 작성 정말 오랜만에 이어서 작성드리는 결과입니다.귀찮아서 늦게 작성하게 된점 죄송합니다. 기본적으로 Logic의 경우 입출력 정의가 있으며, 그 파형이 나오기만 한다면 그걸 구현 하는 방법에는 수십가지 방법이 있습니다.또한 본 글에서 Delay issue 나 특정 Timing에 Bistable issue 등의 문제는 간단히 언급만 하며 시뮬레이션이나 해결책까지는 제시하지 않습니다.verilog로 설계하는 Digital Logic 과 Full Custom Digital Logic 설계의 큰 차이점 중 하나는 후자는 모든 Case에 대해 굳이 검증하지 않는 다는 점이죠...(검증 하는것이 맞는것 갖기도 하지만 이상한 입력이 들어온다는 것 자체가 문..

SAR ADC 설계: DFF -5

0. Revision History 2021.03.28 초안 작성 정말 오랜만에 이어서 작성드리는 결과입니다.귀찮아서 늦게 작성하게 된점 죄송합니다. 기본적으로 Logic의 경우 입출력 정의가 있으며, 그 파형이 나오기만 한다면 그걸 구현 하는 방법에는 수십가지 방법이 있습니다.또한 본 글에서 Delay issue 나 특정 Timing에 Bistable issue 등의 문제는 간단히 언급만 하며 시뮬레이션이나 해결책까지는 제시하지 않습니다.verilog로 설계하는 Digital Logic 과 Full Custom Digital Logic 설계의 큰 차이점 중 하나는 후자는 모든 Case에 대해 굳이 검증하지 않는 다는 점이죠...(검증 하는것이 맞는것 갖기도 하지만 이상한 입력이 들어온다는 것 자체가 문..

SAR ADC 설계: 비교기 -4

0. Revision History 2018.05.02 작성중2018.05.03 Offset 추가2018.05.19 kick-back noise 추가 및 완료 2. Design 4: 비교기 설계 1. 비교기의 경우 설계는 쉬운데 분석이 어렵습니다.일반 OPAMP가 아닌 Clock 기반의 Dynamic 동작에 Positive Feedback 등을 이용하기 때문이죠.막상 작성하다 Monte calro simulation을 해야 하는데 이는 별도의 Tab으로 빼서 설명드리는게 나을 것 같습니다.​2. 아무튼 회로는 아래와 같이 구성하였습니다.입력 Range가 VDD 밑에 있길래 PMOS로 구성하였죠.​CLK High 일때 출력이 둘다 Low 로 Reset 되고 Low Edge에서 Data를 판별합니다.I..

SAR ADC 설계: 스위치 -3

0. Revision History 2018.04.22 초안 작성 완료2. Design 3: 스위치 설계1. CDAC쪽 Positive/Negative reference Switch와 Sampling Switch 쪽을 설계 해야 합니다. 2. 우선 Reference Switch를 먼저 설계하도록 하겠습니다.Reference의 경우 항상 Positive(3.5V) Negative(0.5) 전압이 들어오며, Charge Injection 문제가 없기 때문에 NMOS or PMOS 단독으로 구성할 수 있습니다.아래와 같이 Length는 최소 Size로 두고 Width를 변수로 하여 시뮬레이션 환경을 구성합니다.Cap의 경우 Unit Cap. 입니다. Switch On 시간은 16MHz Clock 기준으로 설..

SerDes EQ DSP 알고리즘 개발 로드맵

High-Speed SerDes의 EQ(Equalization)에서 사용하는 DSP 알고리즘은 단순히 LMS 하나로 끝나지 않습니다.실제로는 채널 특성 추정 → 초기 EQ 설정 → 적응형 계수 학습 → 타이밍 복구와 공동 최적화 → 성능 추적 순서로 발전시키는 것이 좋습니다.특히 High-Speed Mixed-Signal 관점에서는 알고리즘 이름만 아는 것보다, 어떤 채널 문제를 해결하는지, 어떤 관측값으로 계수를 업데이트하는지, 하드웨어에 구현할 때 어떤 비용이 발생하는지까지 연결하는 것이 중요합니다. 1. SerDes EQ DSP Algorithm 개발 로드맵 2. 알고리즘별 핵심 정리 SerDes EQ에서 중요한 점은 EQ 구조(FFE/DFE/CTLE) 와 계수 적응 알고리즘(LMS..

Current Starved Ring Oscillator

PLL용 VCO보다는 그냥 Oscillator에서 많으 사용되는 구조.orignal 논문은 찾기 힘들고 제목 그대로 검색하면 많이 나올것이다.​ 출처: https://blog.naver.com/narabaljeon/222977417248 Current Starved Ring Oscillator

Maneatis VCO

Differential VCO 중 가장 많이 쓰이는 구조Maneatis VCO 라고 하기도 한다.Replica bias 회로와 함께 Symmetric load를 갖는것이 특징​​논문은 Precise delay generation using coupled oscillatorsSelf-biased high-bandwidth low-jitter 1-to-4096 multiplier clock generator PLL​ 출처: https://blog.naver.com/narabaljeon/222977410641 Maneatis VCO

Negative skew Delay Oscillator

Ring oscillator에서 발진주파수는 inverter delay에 의해 결정되는데negative skew delay를 통해 좀더 빠른 발진주파수를 생성하는 방법​주요 concept은 아래 그림을 참고하면 되며 논문은 아래와 같다.​A novel high-speed ring oscillator for multiphase clock generation using negative skewed delay scheme​​일반적으로 Differential VCO를 많이 사용하며, 아래 VCO가 많이 사용된다.Quadrature pesudo-differential CCO 라 부른다.​논문은 아래와 같다.A low-power adaptive bandwidth PLL and clock buffer with sup..