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Current Starved Ring Oscillator

PLL용 VCO보다는 그냥 Oscillator에서 많으 사용되는 구조.orignal 논문은 찾기 힘들고 제목 그대로 검색하면 많이 나올것이다.​ 출처: https://blog.naver.com/narabaljeon/222977417248 Current Starved Ring Oscillator

Maneatis VCO

Differential VCO 중 가장 많이 쓰이는 구조Maneatis VCO 라고 하기도 한다.Replica bias 회로와 함께 Symmetric load를 갖는것이 특징​​논문은 Precise delay generation using coupled oscillatorsSelf-biased high-bandwidth low-jitter 1-to-4096 multiplier clock generator PLL​ 출처: https://blog.naver.com/narabaljeon/222977410641 Maneatis VCO

Negative skew Delay Oscillator

Ring oscillator에서 발진주파수는 inverter delay에 의해 결정되는데negative skew delay를 통해 좀더 빠른 발진주파수를 생성하는 방법​주요 concept은 아래 그림을 참고하면 되며 논문은 아래와 같다.​A novel high-speed ring oscillator for multiphase clock generation using negative skewed delay scheme​​일반적으로 Differential VCO를 많이 사용하며, 아래 VCO가 많이 사용된다.Quadrature pesudo-differential CCO 라 부른다.​논문은 아래와 같다.A low-power adaptive bandwidth PLL and clock buffer with sup..

1.4.8 Phase Locked Loop - 8

0. Revision History 2016.10.19 초안 작성 완료2020.12.29 재작성 6. PLL Design Consideration -5Divider1. 사실 N배 Divider는 인터넷에 많이 돌아다니기 때문에 그다지 Divider에 대해서 고려할게 딱히 없다.2. 다만 주의할점은 VCO 출력이 고속인 경우 일반적인 DFF Logic 기반의 Divider는 정상동작을 하지 못한다.Normal Programmable Divider도 마찬가지이긴 하다. 고속인 경우 필히 High speed용을 사용하자3. 따라서 Prescaler 라 불리는 고속 Divider가 필요하다.Pre-scaler란 용어는 다단 Divider로 만들때도 사용되는 용어이기도 하다.예를 들어 1/50 분주를 한다면 1/..

1.4.8 Phase Locked Loop - 7

0. Revision History 2016.10.19 초안 작성 완료2020.12.29 재작성 6. PLL Design Consideration -4VCO1. 오실레이터는 기본적으로 아래 그림과 같이 일부러 발진을 시켜서 동작시키는 회로이다.아래와 같이 발진 조건을 반족하는 순간 해당 주파수에서 발진한다.당연히 VDD 이상의 전압은0 못 올라가니 Pulse 형태로 나오게 되는 것이다. 2. RF회로는 나의 관심분야가 아니니 LC Oscillator는 제외한다. 3. 아래는 기본적인 inverter를 이용한 Ring Oscillator이다.여기서 유의할 점은 inverter stage의 갯수는 3이상이며 소수(1과 자신 의외의 약수가 없는 수)여야 한다는 점이다.특히 소수인 이유는 예를 들어 9-s..

1.4.8 Phase Locked Loop - 6

0. Revision History 2016.10.19 초안 작성 완료2020.12.29 재작성 6. PLL Design Consideration -3Low Pass Filter1. 사실 R,C회로는 그냥 VCO, PFD, Charge Pump 설계 후 최적의 값을 찾아내면 되는것이기에 그렇게 특이사항은 없다.단지 R,C 회로는 Layout시 많은 면적을 차지한다는 것이 문제이고 Layout 상 기생 저항에 의한 성능(Jitter) 저하 영향이 크다Loop Bandwidth를 위해 C1,R을 먼저 결정하고 이후 C2는 Stability, Settling Time, jitter 등에 관여를 한다.경험적으로 (C1/50) 2. 아래와 같이 Active Filter로 구성해서 High Order로 하는 경..

1.4.8 Phase Locked Loop - 5

0. Revision History 2016.10.14 초안 작성중 12016.10.17 초안 작성중 22016.10.19 초안 완료2020.12.29 재작성 6. PLL Design Consideration-2Charge Pump1. 우선 Charge Pump의 가장 기본적인 회르는 아래 그림과 같다.(M1,2,3,4) 2. 동작을 대충 설명하자면 PFD의 출력인 QA, QB의 Pulse Width에 따라 M4와 M3의 Switch를 On 시켜주고M2,M1의 Bias 전류만큼 Ip가 흐르게 된다. 이때에 M4는 PMOS이기 때문에 Inverter가 추가 되어있다. 3. 이러한 기본적인 회로는 여러 문제가 있다.- QA와 QB의 Skew- Leakage, Switching Noise(Charge Inj..

1.4.8 Phase Locked Loop - 4

0. Revision History 2016.10.14 초안 작성중 12016.10.17 초안 작성중 22016.10.19 초안 완료2020.12.27 재작성 6. PLL Design Consideration-1PFD (Phase Frequency Detector)1. PFD의 주요 기능은 Phaes, Frequency 차이를 pulse width로 나타내는 것이라 할 수 있다. 2. 아래 그림은 가장 간단한 XOR로 만든 PD이다. 3. +-2pi까지 모든 영역을 사용할 수 있는것도 아니고, Phase Zero 부근에서 nonlinear 한 단점이 있다.(같은 주파수인 2개의 Clock에 대한 위상차이는 최대 +- 2pi 이다.) 4. 아래 그림이 가장 일반적으로 쓰이는 Tri-state PFD ..

1.4.8 Phase Locked Loop - 3

0. Revision History2016.10.14 초안 작성중 22016.10.15 초안 작성중 32016.10.16 초안 완료2020.12.27 재작성 5. PLL AdvancedDual Loop PLL1. Dual Loop 혹은 Coarse / Fine 구조라고도 불린다. 3. 앞서 BW에 따라 어느 정도 Trade Off 관계가 있다는 점에서 출발한다. 4. 초기에는 High BW를 갖는 Loop를 구동하여 빠른 Settling을 달성한다.어느정도 Boundary안에 VCO 출력이 들어온다면 Low BW를 갖는 Loop를 구동하여 Jitter를 감소시키는 concept이다. 5. 적당히 맘에 드는 그림이 없으나 아래 구조를 첨부한다. 6. 위와 같이 VCO를 2개를 사용할 수 있다. 7..

1.4.8 Phase Locked Loop - 2

0. Revision History2016.10.14 초안 작성중 22016.10.15 초안 작성 완료2016.10.16 Spectrum에서 Phase Noise와 PLL Bandwidth 내용 추가2020.12.27 재작성 여기에서는 기초 회로 및 기초적인 설계 이론만 설명하고 Architecture 측면에서의 자세한 내용은 5. PLL Advanced에서회로 측면에서 자세한 내용은 6. PLL Design Consideration에서 설명한다. 이 글에서 가장 중요한것은 PLL Modeling과 Loop Filter 설계 방법이다. 4. PLL BasicPLL Function1. 앞서 PLL 구성에서 설명하였긴 한데 다시 설명하면 아래와 같다.PD(or PFD)에서 VCO의 출력과 Xtal의 출력을..