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[Cell-Based IC Design Flow] 5-5. PnR Route ChipFinish

5-5. PnR(Place and Route)의 라우팅(Route)과 칩 마무리(Chip Finish) 과정 1. 라우팅(Route) 과정 라우팅의 목적: CTS(Clock Tree Synthesis) 이후, 시그널 포트 간의 연결을 수행합니다. • route_auto 주요 단계: • 글로벌 라우팅(Global Route): 배선 가능 여부를 확인하는 단계로, 이때는 메탈의 두께가 없는 'Zero-width'로 간주합니다. • 트랙 어사인(Track Assign): 최소 배선폭을 적용해 실제 메탈을 배치합니다. • 디테일 라우팅(Detail Route): DRC(Design Rule Check) 오류를 수정하며 실제 배선을 완료합니다. • route_op..

[Cell-Based IC Design Flow] 5-4. PnR Post placement CTS

5-4. PnR(Place and Route) 이후의 CTS(Clock Tree Synthesis) 과정 1. 레이아웃 및 커스텀 라우팅 • 스크립트 외에도 툴의 메뉴(Shape, Route)를 사용하여 수동으로 메탈 라인을 그리거나 수정하는 방법을 설명합니다. • 잘못 배치된 메탈 라인이나 링, 표준 셀 레일 등을 Remove Route 기능을 통해 효율적으로 삭제하는 방법을 안내합니다. 2. 미싱 비아(Missing Via) 문제 해결 • 설계 과정에서 흔히 발생하는 비아 연결 누락(Missing Via) 문제를 에러 브라우저로 찾아내는 법과 이를 자동(Auto) 또는 수동으로 수정하는 절차를 다룹니다. • 포트 사이즈 불일치 등의 원인으로 인해 발생할 수 있는 이슈와 설계..

[Cell-Based IC Design Flow] 5-3. PnR PowerPlan

1. 파워 정의 및 계산 방식 • 파워의 구분: 툴은 파워를 동작하지 않을 때의 스태틱 파워(누설 전류)와 동작 중 발생하는 다이나믹 파워로 나누어 관리합니다. • 전압과 딜레이: 서플라이 전압(VDD)을 낮추면 전력 소모는 줄어들지만, 셀의 딜레이가 증가하는 트레이드오프 관계가 있음을 설명합니다. 2. 파워 플랜 설계 및 구현 • 전원 공급 구조: 칩 최외곽의 파워 링(Ring)에서 시작하여 메탈 레일을 통해 표준 셀(Standard Cell)까지 전원을 전달합니다. • 파워 메시(Power Mesh): IR Drop(전압 강하) 문제를 해결하기 위해 그물 모양의 메시를 추가하여 전류 공급 통로를 확보합니다. 위쪽 상위 메탈에서 아래쪽 M1(셀 레일)로 전원을 내려주는 계층적 구..

[Cell-Based IC Design Flow] 5-2. PnR Pre Placement

PnR(Place and Route) 과정 중 Pre-Placement 단계에 대해 다루고 있습니다. 주요 내용은 다음과 같습니다. 1. 플레이스먼트(Placement) 개요 • 정의: 디자인 컴파일러를 통해 변환된 스탠다드 셀(Standard Cell)과 메모리 IP를 코어 영역에 배치하는 과정입니다. • 도구의 역할: 툴이 자동으로 셀을 배치하지만, 사용자는 명령어와 옵션을 통해 최적의 결과를 유도하고 배치 블로케이지(Placement Blockage)를 설정해야 합니다. 2. 핵심 고려 사항 • 배치 블로케이지: 특정 영역에 셀이 배치되지 않도록 제한하여 메모리나 IP 근처의 쇼트(Short)를 방지하고 라우팅 효율을 높입니다. • 타이밍 및 혼잡도(Congestion) ..

[Cell-Based IC Design Flow] 5-1. PnR Floorplan Lab

PnR(Place and Route) Floorplan 실습 과정 1. 초기 디자인 불러오기 및 뷰 설정 • 작업 환경: `PNR/simple_lab/PNR` 폴더에서 실습이 진행됩니다. • 디자인 로드: `Open Library`와 `Open Block`을 통해 기존에 저장된 디자인을 불러오며, 디자인 단계별로 이름을 지정하여 저장하는 것이 중요합니다. • 디자인 확인: `Zoom(Z)` 기능을 사용하여 스탠다드 셀(핑크색)과 메모리 블록을 확인합니다. `F8` 키로 뷰를 초기화하거나, 레이어 탭과 라벨 탭을 조절하여 VDD, VSS, 포트 이름 등을 시각적으로 확인하는 방법을 설명합니다. 2. 플로어플랜 설정 • 테스크 어시스턴트(F4): 디자인 플래닝을 순차적으로 진행하기..

[Cell-Based IC Design Flow] 4-5. PnR Floorplan

4-5. PnR Floorplan 및 타이밍 설계 Floorplan(플로어플랜) 단계와 타이밍(Timing) 고려 사항을 상세히 다룹니다. 1. 플로어플랜(Floorplan)의 주요 개념 • 목적: 칩 사이즈, 형태, I/O 핀 위치를 정의하여 설계 요구사항을 만족하는지 확인하는 과정입니다. • I/O 패드 관리: 칩 외부와 통신하는 I/O 패드는 고정된 위치에 배치하며, 패드 간 빈 공간은 I/O 필러(Filler)로 채워 전원(VDD/VSS)을 연결하고 ESD 보호 기능을 유지해야 합니다. • Core Utilization: 코어 영역 대비 스탠다드 셀 및 메모리가 차지하는 비율입니다. 100%를 초과하면 안 되며, 보통 60~70% 정도를 권장합니다. 너무 낮으면 면적 낭비 및 안테..

[Cell-Based IC Design Flow] 4-4. PnR Introduction 2

1. PnR (Place and Route) 설계 과정 및 핵심 개념 칩 설계 흐름 중 PnR 단계에 대한 핵심적인 개념과 실무적인 지식을 다룹니다. • Floorplan: 칩의 전체 면적, I/O 패드의 위치와 배치 방법을 결정하는 설계 초기 단계입니다. 칩의 크기를 구성하고 파워/인풋/아웃풋 패드를 원하는 위치에 자유자재로 배치하는 능력이 중요합니다. • Placement: 표준 셀(Standard Cell)을 칩 위에 배치하는 과정입니다. 툴이 타이밍을 고려하여 최적의 위치를 자동으로 선정하며, 배치된 셀의 높이는 일정하게 유지됩니다. • Routing: 배치된 셀들을 연결하는 '길 찾기 게임'과 같습니다. • 메탈 계층과 비아(Via): 금속 층(Metal layer)은 ..

[Cell-Based IC Design Flow] 4-3. PnR Introduction 1

이 영상은 디지털 칩 설계의 백엔드(Back-end) 과정인 PnR(Place and Route)에 대한 입문 강의입니다. 1. 강의 개요 • 강사 소개: IDEC의 김연태 연구원이 13년간의 칩 설계 경험을 바탕으로 진행. • 교육 목표: 하루 반나절이라는 짧은 시간 동안 백엔드 핵심 개념과 실습 방법을 교육. • 구성: 이론 수업과 실습 자료(스크립트 및 가이드)를 병행하여, 교육 후 개별적으로 실습할 수 있도록 구성됨. 2. 백엔드의 핵심 개념: '그림 그리기' • 마인드셋: 백엔드는 웨이퍼 위에 회로 패턴을 새기기 위한 '그림 그리기' 과정으로 이해해야 함. • 공정 흐름: 설계한 데이터를 마스크로 만들고, 빛을 쪼여 웨이퍼에 패턴을 형성한 뒤 패키징 과정을 거쳐 ..

[Cell-Based IC Design Flow] 4-2. SoC design Introduction 2_LABs

SoC(System on Chip) 설계 흐름의 하이라키컬(Hierarchical) 디자인 방법론과 멀티코너 멀티모드(MCMM) 분석에 대해 설명하는 교육 자료입니다. 주요 내용은 다음과 같습니다. 1. 하이라키컬 디자인 (Hierarchical Design) • 필요성: 복잡한 설계를 효율적으로 관리하기 위해 개별 모듈(예: 메모리 래퍼, FIFO)을 미리 합성하고 이를 탑(Top) 레벨에서 불러와 조립하는 방식을 권장합니다. • 주요 절차: 미리 작업된 모듈은 `set_dont_touch` 설정을 통해 변경을 방지하고, 게이트 레벨 넷리스트 추출 시 `remove_design`으로 블랙박스화하여 이후 도구(ICC2)에서 NDM을 통해 결합합니다. • 배치 및 타이밍: 하이라키컬 설계..

[Cell-Based IC Design Flow] 4-1. SoC design Introduction 1

SoC(System on Chip) 설계 흐름의 핵심 요소와 실무적인 고려 사항을 다루고 있습니다. 강의의 주요 내용은 다음과 같습니다. 1. SoC 시스템 설계 개요 • 코어텍스 M0 시스템: 실제 칩 설계 예시로 사용되며, AHB 버스, APB 버스 브릿지, 페리페럴이 포함된 구조를 가집니다. • 메모리 활용: 교육용 PDK의 작은 메모리를 조합하여 필요한 용량을 맞추는 방법과, 효율적인 설계를 위한 메모리 래퍼(Memory Wrapper) 사용의 중요성을 강조합니다. 2. IO 셀 설계 및 배치 • IO 셀의 역할: 칩 외부와 통신하는 인터페이스로, 탑 엔지니어에게 필수적인 요소입니다. • 파워/신호 IO 구성: 160개의 IO를 파워용(스탠더드 셀, 메모리, IO 전원..